以英特尔前 CEO 戈登摩尔命名的摩尔定律，是指集成电路中的晶体管数量每两年翻一番。55 年来，半导体行业一直用摩尔定律来制定路线图和研发目标。
为延续摩尔定律、实现芯片小型化，55 年间新技术不断涌现。但从历史上看，晶圆的光掩模限制了单个芯片的最大尺寸，芯片制造商和设计人员不得不用多个芯片来完成提供的功能。很多情况下，甚至是多个芯片提供相同的功能，就像是处理器的内核和内存模块那样。
之前一直在用的 SoC（片上系统）技术可以组合不同的模块，模块之间通信速度更快的同时，功耗更低、密度更高，而且成本更低。但近年来，先进制造节点的成本增加，削弱了 SoC 技术在成本上的优势。
在最新的台积电 2021 开放创新平台活动上，Alchip Technologies 研发副总裁 James Huang 表示 Chiplet“小芯片”和先进的封装技术，可以提供比单个 SoC 更有竞争力的成本结构，同时保持接近的性能和功耗。
其引用了两项对小芯片/封装发展至关重要的技术：一项是台积电的 3DFabric 和 CoWos 组合技术，另一项是 Alchip 的 APLink die-to-die (D2D) I/0 技术。
Chiplet“小芯片”技术，顾名思义，就是用多个小芯片封装在一起，用 die-to-die 内部互联技术，组成异构 System in Packages（ SiPs）芯片。而更小的芯片单体，可以提高每片晶圆的利用率，从而降低成本。
▲ 图源 EETimes
但为了维持摩尔定律，Chiplet“小芯片”技术还需要提供与 SoC 技术接近的性能，需要 AIchip 的 APLink D2D I/0 技术支撑多个小芯片之间的高速数据流。
APlink 1.0 使用的是台积电的 12nm 工艺，速度是 1Gbps；APlink 2.0 用的是 7nm 工艺，速度是 4Gbps；正在测试的 APLink 3.0 已经有 16Gbps 的速度。
根据路线图，即将推出的 APLink 4.0 会采用 3nm D2D 工艺。APlink 4.0 IP 将支持北/南、东/西方向和对称式 PHY 对齐，以尽量减少 D2D 线长，其互连拓扑的 I/O 总线会用标准的内核电压，PHY 宏的速度将达到 12Tbps，每条 DQ 的速度达到 16Gbps，且只有 5 纳秒延迟 。
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Chiplet“小芯片”技术涉及封装、EDA、芯片架构设计等多个领域，也有机会重构半导体产业链。但最后落地的关键是商业模式，Chiplet“小芯片”还需要点时间来证明自己。