7 月 4 日消息，根据工商时报报道，台积电提出了更完善的背面供电网络（BSPDN）解决方案，所采用方式最直接、高效，但代价是生产复杂且昂贵。
为什么要背面供电网络？
由于晶体管越来越小，密度越来越高，堆叠层数也越来越多，因此想要为晶体管供电和传输数据信号，需要穿过 10-20 层堆栈，大大提高了线路设计的复杂程度。
背面供电技术（BSPDN）将原先和晶体管一同排布的供电网络直接转移到晶体管的背面重新排布，也是晶体管三维结构上的一种创新。
该技术可以在增加单位面积内晶体管密度的同时，避免晶体管和电源网络之间的信号干扰，减轻线路后端的布线拥塞并提供电源性能优势，增强芯片的可靠性。
技术难点
背面供电的难点在于需要打磨晶圆（wafer）背面，让其薄到将近可以接触电晶体，但同时，这样会使晶圆刚性大打折扣，因此必须在晶圆正面键合一片载体晶圆（carrier wafer），来承载背面制造过程。
另外在 nTSV（纳米硅穿孔）工艺中，为要确保纳米级孔中铜金属涂布均匀，也需要更多设备协助检测。
台积电的更为直接、高效
查询公开资料，全球背面供电网络技术目前有 3 种解决方案：
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英特尔的 PowerVia
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比利时微电子研究中心（imec）的 Buried Power Rail
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台积电的 Super PowerRail
晶体管由四个主要组件组成，包括源极、汲极、通道和闸极。源极是电流流入晶体管的入口，而汲极是出口；通道和栅极依序负责协调电子的运动。
台积电的 A16 节点制程技术中的电力传输线直接连接到源极和汲极，因此要比英特尔的背面供电技术更加复杂。台积电表示，其决定采用更复杂的设计原因是有助于提高客户芯片的效能。
台积电表示在相同工作电压（Vdd）下，使用 Super PowerRail 的 A16 节点运算速度要比 N2P 快 8~10%；相同运算速度下，功耗降低 15%~20%，芯片密度提升高达 1.10 倍。
台积电所采用方式最直接、有效，但代价是生产复杂且昂贵。为反映价值，台积电在价格方面也进行调整，据悉先进制程部分已成功涨价，并在明年 1 月开始涨价，特别针对 3nm / 5nm AI 产品线，调整 5%～10%。